鐵電晶體管(FeFET)具有非易失性數(shù)據(jù)存儲、納秒級的編程/擦除速度、低功耗操作、超長的數(shù)據(jù)保存時(shí)間以及與CMOS工藝兼容等優(yōu)點(diǎn)，被認(rèn)為是未來非易失存儲器應(yīng)用的候選器件。在5nm技術(shù)節(jié)點(diǎn)以下，由于器件柵長(小于18納米)和鐵電薄膜厚度(大約10納米)相近，基于FinFET和水平環(huán)柵晶體管(GAAFET)的FeFET無法進(jìn)一步微縮，而垂直環(huán)柵晶體管(VGAAFET)不受柵長的約束，同時(shí)在3D集成和布線上有明顯優(yōu)勢，具有大幅增加集成度的潛力，因此更適合5納米技術(shù)節(jié)點(diǎn)以下的FeFET結(jié)構(gòu)。
 

　　中國科學(xué)院微電子研究所集成電路先導(dǎo)工藝研發(fā)中心研究員朱慧瓏團(tuán)隊(duì)利用自主研發(fā)的集成工藝，制造出了具有自對準(zhǔn)柵極的鐵電垂直環(huán)柵納米晶體管(Fe-VSAFET)，其中包括柵長為40納米，溝道厚度為16納米的納米片和直徑為30納米的納米線兩類器件。該器件具有小于pA級的漏電，大于107的開關(guān)比，100ns級的編程/擦除速度和2.3V的最大存儲窗口等優(yōu)異的電學(xué)特性，并且制程工藝與主流CMOS兼容。
 

　　該成果近日發(fā)表在IEEE Electron Device Letters上(DOI: 10.1109/LED.2021.3126771)。該研究得到中科院戰(zhàn)略性先導(dǎo)科技專項(xiàng)預(yù)研項(xiàng)目和微電子所所長基金項(xiàng)目資助。